CDM 测试标准分歧背后：ESDA 与 JEDEC 谁更“严苛”？

基于 Spansion 泰国团队对 ESDA / JEDEC CDM 测试系统差异及失效率预测研究的行业解读

关键词
ESD,CDM,ESDA,JEDEC,Electrical failure yield,半导体可靠性,汽车电子ESD

随着深亚微米 CMOS 工艺和高度集成芯片的大规模应用，IC 器件对静电放电（ESD）的敏感度持续提升，充电器件模型（CDM）已逐渐成为客户认证和可靠性评估中最关键的 ESD 测试之一[1-4]。在这一背景下，ESD Association（ESDA）和 JEDEC 分别建立了各自的 CDM 测试标准系统，用于评估器件在自动化搬运、贴装和封测过程中的 ESD 失效风险。然而，不同标准下的 CDM 测试结果是否具有可比性？同一颗芯片在 ESDA 与 JEDEC 体系下的“等级”到底差别有多大？

本文基于 Spansion（Thailand）Limited 的研究工作，对 ESDA 与 JEDEC CDM 测试系统的技术差异、放电波形特性、应力条件关联以及电性失效率预测方法进行系统性解读，并尝试从可靠性工程和失效风险评估的角度，给出对半导体、汽车电子等行业有现实参考价值的技术判断。

该研究由 Yuparwadee Satirakul、Tanawat Butngam 与 Surapol Phunyapinuant 等完成，成果发表于第 11 届 International Conference on Electrostatic Precipitation（ICESP），题为《Discrepant ESD-CDM Test System and Failure Yield Prediction between ESD Association and JEDEC Standards》。虽然会议本身以静电除尘器（ESP）与工业烟气治理为主，但这一 ESD / CDM 工作对于同样高度关注高压、静电与快速放电行为的工业领域同样具有参考意义。

研究首先回到 CDM 的物理本质：器件在生产或搬运过程中，通过接触或感应方式被充电，当带电器件靠近金属接地体并发生快速放电时，会产生极陡峭的电流上升沿和高幅值峰值电流，常常成为导致芯片局部栅氧击穿、金属熔丝、寄生晶体管触发等失效的主因。与 HBM 和 MM 不同，CDM 直接反映了器件自身带电并突然放电的情景，因此与实际自动化生产线上器件失效更为贴近[1-4]。

要获得可重复的 CDM 试验结果，必须从系统结构上严格控制充电、放电路径与等效电容 / 电感等寄生参数。Spansion 团队以 ESDA STM5.3.1 标准[6]与 JEDEC JESD22-C101C 标准[5]为基础，将两者的差异拆解为五大项：充电系统、放电系统、验证模块、波形验证方法及分级标准。

在充电系统方面，JEDEC 要求充电电极尺寸大于器件本体，并采用 300 MΩ 充电电阻，介质为厚度约 0.38 mm 的 FR-4；ESDA 则要求电极面积至少为器件面积的 7 倍，充电电阻只规定不低于 100 MΩ，介质厚度上限为 130 μm。这意味着 ESDA 允许更薄介质和更灵活的充电结构设计，系统寄生电容与充电效率都会有所不同。

放电系统的差异更为关键。JEDEC 对放电平板做了明确几何尺寸限定，并要求放电探针配合至少 3 GHz 带宽的示波器，典型采集带宽为 1 GHz；ESDA 标准则要求示波器本身至少 5 GHz 带宽，验证波形时可在 1 GHz 或 3.5 GHz 条件下进行。更高的系统带宽让 ESDA 体系能够捕捉到更快的电流上升沿和更高的真实峰值电流，对放电回路寄生电感的敏感性也更强，这是后续波形差异的基础。

在验证模块方面，两套标准同样采用标准电容模块进行系统校准，但 JEDEC 推荐使用镀镍或镀金黄铜模块，典型标称电容为 6.8 pF 和 55 pF；ESDA 则采用安装在 0.8 mm 厚 FR-4 上的镀金或镀镍铜盘，标称电容为 4 pF 和 30 pF。不同的结构与电容值直接导致不同的放电能量和回路电感分布，也决定了后续对 1st 峰值电流（Ip1）与上升时间（tr）的要求不同。

分类等级上，两套标准给出的 CDM 电压级别也存在明显差异。JEDEC 只有 4 个大类（<200 V、200–500 V、500–1000 V、≥1000 V），而 ESDA 则细分为 7 档，从 <125 V 一直到 ≥2000 V，电压步进更细。这也意味着，在客户规格书中“通过 CDM 1000 V”这一表述，在 ESDA 与 JEDEC 体系下，其代表的真实放电应力有可能并不一致。 在实验方法上，Spansion 团队使用 4 pF 与 6.8 pF 两类校准模块，分别接入符合 ESDA 和 JEDEC 规范的放电平台，在不同标称应力电压下采集放电电流波形，并记录 1st 峰值电流、上升时间和半峰宽。研究假设在 CDM 校准过程中模块已近似完全充电，放电能量近似等于储存在电容中的能量，而实验上可通过第一峰值电流的平方来表征能量： E_discharge ∝ I_p1² 利用这一关系，研究者通过系统扫描不同应力电压，建立了峰值电流与应力电压之间的对应关系，并在此基础上对 ESDA 与 JEDEC 两种系统的等效“应力强度”进行了对比。 结果显示，在相同名义应力电压和相同验证电容条件下，ESDA 系统测得的 1st 峰值电流普遍高于 JEDEC 系统，而上升时间与半峰宽则对应更短。这从物理上表明：在 ESDA 推荐的放电结构与带宽配置下，系统等效电感更高、回路更“紧凑”，放电过程更快、更陡峭，单位时间释放的能量更集中，对器件的局部应力更为严苛。 更重要的是，研究发现 ESDA 与 JEDEC 系统下，峰值电流随应力电压变化均呈良好的线性关系，而且两者之间的应力电压也可以通过近似线性关系互相映射——即某一 JEDEC 电压等级，可以找到一个 ESDA 电压，使得对应的 1st 峰值电流（也即等效放电能量）大致相当。这为跨标准比较 CDM 等级提供了工程上可操作的“换算表”。 为了评估这种“等效应力换算”对实际失效率的影响，Spansion 团队进一步选取了两款产品进行实测：AM29SL800DT/DB（TSOP048 封装）和 AM29BL802D（SSO056 封装）。在 ESDA 与 JEDEC 两套系统上，分别以多档应力电压进行 CDM 测试，记录各档电压下的 1st 峰值电流以及对应的电性失效率（Electrical Failure Yield）。 实验结果表明，两款器件在两个系统中都表现出“应力电压越高，峰值电流越大，失效率越高”的单调关系，而且失效率与峰值电流之间呈现良好的对应性。例如，研究指出，对于 AM29SL800DT/DB，若在 JEDEC 系统下 1500 V 应力对应约 33.33% 的失效率，则根据两套系统的线性换算关系，可以找到 ESDA 系统下约 1100 V 的应力点，其失效率接近同样的 33.33%。换言之，在实质“应力强度”相当的前提下，即使名义电压值不同，两套标准间的失效率是可以通过峰值电流 / 放电能量的映射关系来相互预测的。 对于半导体与汽车电子行业，这一结论有两个现实意义：一方面，从“保守性”来看，ESDA CDM 系统在相同名义电压下更严苛，放电能量更高，因此按 ESDA 通过的器件，在 JEDEC 系统下一般不会更差；另一方面，在供应链谈判与质量协议中，当客户只接受某一标准（如 JEDEC）时，器件厂可以利用类似的线性关系，给出“等效 ESDA / JEDEC 等级”的技术说明，从而避免因标准差异带来的误解。 更宽泛地看，这种通过波形等效、能量等效来跨标准关联失效率的方法，也对其他 ESD 模型（如 HBM、MM）以及更广泛的高压脉冲、电气应力试验具有借鉴价值。在静电除尘器（ESP）、高压电源和工业烟气治理系统中，带电颗粒或导体与金属电极之间的快速放电，同样受到回路电感、等效电容与波形陡峭度的共同影响。如何在不同测试平台、不同标准或不同设备厂家的条件下建立统一的“等效应力指标”，正是未来标准化与可靠性工程需要持续推进的方向。 综合来看，Spansion 的这项工作给出的主要行业启示可以概括为：首先，ESDA CDM 测试系统本质上比 JEDEC 更“严苛”，尤其在峰值电流与放电能量方面；其次，通过放电波形特别是 1st 峰值电流的线性关系，可以在两种标准之间构建应力电压的换算与失效率预测模型；最后，在客户规格、认证测试和供应链沟通中，需要充分意识到标准差异对 CDM 等级判定的实质影响，避免单纯将“电压等级”数字视为绝对可比的指标。 对于关注 ESP 与工业烟气治理的工程技术人员而言，这一研究再次提醒我们：无论是芯片级 ESD 保护，还是工业系统中的高压放电与电源设计，真正决定失效风险的，从来不是某一个“标称电压”数字，而是背后真实的放电能量、峰值电流和波形细节。 参考文献 [1] Gao Z, Tu X, Pan J, Lu F. ESD Models and Measurement for Semiconductor Device[C]//IEEE 7th International Conference on Electronics Packaging Technology. 2006. [2] Gieser H A, Wolf H. Survey on Very Fast TLP and Ultra Fast Repetitive Pulsing for Characterization in the CDM-Domain[C]//IEEE 45th Annual International Reliability Physics Symposium. Phoenix, 2007. [3] Ker M D, Peng J J, Jiang H C. ESD Test Methods on Integrated Circuits: An Overview[C]//IEEE. 2001. [4] Amerasekera A, Duvvury C. ESD in Silicon Integrated Circuits[M]. Wiley, 2002. [5] JEDEC Standard JESD22-C101C. Field-Induced Charged-Device Model Test Method for Electrostatic Discharge-Withstand Thresholds of Microelectronic Components[S]. 2004. [6] ESD Association Standard Test Method ESD STM5.3.1-1999. For Electrostatic Discharge Sensitivity Testing – Charged Device Model (CDM) – Component Level[S]. 1999.

获取更多静电除尘相关专业论文，请访问 https://isesp.org/conference-papers/