基于FPGA软核处理器的静电除尘器控制革新

——REVA ITM团队在ICESP XIII上提出的ESP专用IP Core及其对工业控制国产替代的启示

关键词
Field Programmable Gate Array, Soft-core processor, Verilog, RTL, Intellectual Property(IP), Electrostatic precipitator(ESP), 工业烟气治理, 静电除尘控制系统

在燃煤电厂和大型工业锅炉中，静电除尘器（ESP）早已是颗粒物治理的“标配”，但真正决定除尘性能与运行经济性的，往往不是高压本体，而是背后那块看似普通的控制器。长期以来，ESP控制大多依赖8085等传统8位微处理器平台，性能受限、维护困难、停产风险逐渐凸显。在“提效减排”和“国产可控”成为行业热词的当下，如何在不颠覆成熟控制逻辑的前提下完成控制系统的技术升级，成为电力环保领域的一个现实命题。

在ICESP XIII（2013年，印度班加罗尔）上，来自印度班加罗尔REVA ITM电子与通信工程系的R. Venkata Siva Reddy和Bharathi S. H两位教授，给出了一个颇具前瞻性的答案：基于FPGA的软核处理器，用以重构静电除尘器（Electrostatic Precipitator，ESP）控制器。他们在论文《Soft Core Processor for Electrostatic Precipitator Controller》中提出，将ESP控制逻辑封装为可复用的IP Core，在单颗FPGA上实现自定义8位处理器、地址产生、解码、ROM固件、RAM以及各类工业I/O接口，从而替代传统8085控制板。

作者指出，传统工业控制处理器普遍存在三个痛点：一是处理性能有限，难以充分利用控制算法的并行性；二是器件生命周期短，微处理器停产、可替代型号不兼容的问题屡见不鲜；三是硬件架构封闭，难以根据不同工况灵活裁剪。相较之下，采用Verilog等硬件描述语言在FPGA上实现软核处理器，可以让设备厂家“拥有”自己的处理器核，在未来不同工艺、不同型号的FPGA甚至ASIC上重复使用，显著降低微处理器“过时报废”的风险[1][9]。

从架构上看，这个ESP控制IP Core本质上是一个面向过程控制场景定制的8位软核CPU，指令系统基本兼容8085，运行的还是熟悉的工业控制固件逻辑，但硬件实现完全转移到FPGA内部。系统采用统一的16位程序计数器和地址总线，通过时分复用的8位地址/数据总线（AD[7:0]）配合地址锁存使能（ALE）实现存储访问；IO/M信号用于区分存储访问和I/O访问，读写控制信号为低有效，符合经典8位微处理器的总线时序习惯[2]。

更值得ESP工程人员关注的是，这一软核处理器并不仅仅是“在FPGA上跑个8085”，而是围绕静电除尘器控制场景做了系统级定制。论文对ESP控制系统进行了完整的信号链设计：

首先，在高压供电侧，控制板通过小容量工频互感器和光耦检测电网的正负半周和零点过零信号，生成AC +ve和AC –ve脉冲，送入FPGA软核，用于精确触发可控硅整流桥，从而产生80 kV级直流高压。这一环节直接关系到火电厂ESP在不同工况下的跟踪能力与能效水平。

其次，在运行状态监测方面，控制系统通过多通道A/D转换器采集ESP一次电流、集尘极电压（包括积分高压和动态高压波形）、以及通过十一只电位器设定的各项运行参数。FPGA输出4位通道地址A[3:0]，通过ALE锁存通道选择，START信号启动转换，EOC信号指示转换完成，再通过8位并行数据总线D[7:0]读取结果。FPGA同时提供低频工作时钟，使A/D与软核处理器实现紧密耦合，满足静电除尘实时控制需要。

第三，针对ESP常见的火花放电（spark）问题，系统设计了基于电流信号的火花传感电路，经过模拟比较与锁存，将火花事件通过输入端口送入FPGA，既可用于闭环控制（如降低高压、调整电压升速），也可用于驱动外接的六位不可复位电磁计数器，并通过面板LED进行指示。这一链路对于符合超低排放工况下的火花控制策略尤为关键[11][13]。

此外，控制器板还包括六个按键输入、LOCAL/REMOTE切换开关、本地七段数码管显示（用于电压、电流、故障代码与参数设定）、基于光耦隔离的串行通信接口（TXD/RXD），以及用于驱动现场继电器的输出口组。这些IO资源同样由FPGA软核统一调度，使ESP控制与电厂DCS、现场拉线系统可以灵活对接[3][4][5]。

在控制算法实现方法上，作者选择了典型的有限状态机（FSM）+算法状态机（ASM）建模路径。整个ESP处理器被抽象为一个同步FSM，每一个时钟上升沿触发状态转换。论文以两条指令为例详细展示了指令执行过程：

在上电后，系统首先进入“初始化”状态，完成读写控制信号复位、程序计数器清零、地址总线清零等操作。随后进入“地址锁存（Assert ALE）”状态，输出指令地址高8位并锁存，再进入“指令获取（Opcode Fetch）”状态，通过ROM读操作取得操作码。完成取指后，FSM转入“执行指令（Execute Instruction）”状态，根据操作码分支到不同的子状态序列。

以MOV A,B为例，指令译码后仅需在单个状态中完成寄存器间数据传送，再将程序计数器加1，返回取指状态，全过程4个时钟周期。在XRA M（累加器与存储器异或）指令中，则需先通过寄存器对HL生成有效存储器地址，再经ALE重发地址、发出读脉冲取得存储单元数据，完成异或运算并更新标志寄存器，最后程序计数器加1返回取指状态，总共7个时钟周期。这种以ASM为核心的设计方法，使大部分8085指令都能以相同或更短的时序在FPGA软核中精确复现[8]。

论文给出了部分典型指令的时钟周期对比，并结合100 MHz工作频率，对比现役8085 ESP控制器在约3.2 MHz主频下的执行时间。结果显示，在大多数算术、逻辑和跳转指令上，软核处理器保持了相同的时钟周期数，但在SPHL、DAD、JNZ、HLT、PCHL等指令上实现了进一步优化，而传统8085在部分栈操作指令上略占优势。然而，从整体控制任务执行时间来看，FPGA软核方案的平均处理速度约为现有系统的30倍以上，同时程序存储空间需求保持一致，原有ESP控制程序几乎可以无损迁移。

在工程实现方面，作者使用Xilinx Virtex-II Pro 2vp30ff896-6作为目标器件，通过RTL级Verilog代码实现了完整的处理器核与外设控制逻辑，并采用Xilinx ISE进行综合与布局布线。最终结果显示：设计占用5151个Slice、9549个4输入LUT，总等效门数约为85,364，最高可运行频率达到118.273 MHz。考虑到ESP控制对响应时间的需求水平，设计团队在仿真与性能评估中采用了100 MHz时钟，具有充足余量[14]。

为了验证处理器正确性，作者在ROM中布置了一段涵盖负载传送、立即数装载、逻辑运算、条件跳转、无条件跳转等多类指令的用户程序，并在Modelsim环境下进行了波形仿真。结果表明，从执行MVI A, AAH到JMP 0完整序列共消耗73个时钟周期，对应730 ns，与理论时序完全吻合，指令级行为和状态转换均与8085规格一致，证明该ESP控制IP Core在功能和性能上都达到了预期目标。

从行业角度看，这项工作至少释放了三层信号：其一，静电除尘器控制完全可以从“单片机+外围逻辑”模式，演进为“软核处理器+可重构逻辑”的一体化架构，在同一片FPGA上集成主控CPU、采集与执行单元，甚至可以进一步集成火花计数、间歇供电、能量管理等高级功能[11][15]；其二，通过RTL级自研IP Core，设备制造商可以摆脱对单一国外MCU或DSP的依赖，逐步构建可在多家FPGA、ASIC平台复用的控制内核，为后续国产替代和长周期运维打下基础；其三，以FSM+ASM为代表的硬件控制建模方法，使传统ESP控制算法能够在不改变原有逻辑框架的前提下迁移到FPGA平台，为未来在同一芯片上并行实现多电场、多分区控制留出空间。

对于正在推进超低排放改造、寻求控制系统升级的电厂和环保设备企业而言，REVA ITM团队这项研究并不是一个“现成可买”的产品方案，而是一条值得认真评估的技术路线：用FPGA和软核处理器重构ESP控制核心，将静电除尘器这一传统设备的“控制大脑”带入可重构、可扩展、可迁移的新阶段[1][9][14]。在未来更复杂的烟气治理系统集成场景下，这种以IP Core为中心的控制架构，可能成为工业环保控制技术演进的一条重要分支。

参考文献
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[10] Zhang Z.S., Li Q., Liu Z.Q., Zhao Q.Y.R. Control System of High Voltage Electrostatic Precipitator Based on Field Bus for Coal Ash[C]//International Conference on Machine Learning and Cybernetics, 2006: 983-985.
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[15] Bradbur K., Francis S., Porle S. Electrostatic Precipitators for Industrial Applications[M]. Brussels: Rheva, 2005.

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